過去的一年，我們在處理器市場看到了AMD的崛起和英特爾的衰落。英特爾的7nm工藝尚未取得進展，但AMD已經發布了首款基於7nm的處理器。當然，英特爾也不會坐以待斃。它最近發布了Foveros，一種基於3D堆疊芯片的新架構。在采訪中，其甚至承認摩爾定律還有很大的探索空間。本文將分析3D堆疊架構對英特爾以及未來處理器市場的重要影響。
更多摩爾和超越摩爾
隨著摩爾定律幾十年的發展，片上晶體管的尺寸已經離技術極限不遠了。這意味著按照摩爾定律進一步減小晶體管的特征尺寸變得越來越困難。由此，半導體技術的下一步發展已經走到了十字路口。
在過去的摩爾定律黃金時代，其背後的邏輯是，半導體行業需要以適當的速度增長，以實現利潤最大化。隨著製造工藝的發展，同一芯片的製造成本將會更低，因為單位麵積晶體管數量的增加導致同一芯片所需麵積的減少。因此，如果工藝開發速度過慢，就意味著芯片生產成本居高不下，導致利潤無法擴大。因此，摩爾定律的最終推動力實際上是經濟因素。同時，隨著半導體特征尺寸的減小，芯片的性能也會隨之提高，因此減小晶體管特征尺寸可以說是一石二鳥。
然而，隨著半導體工藝接近其極限，進一步減小特征尺寸的成本變得越來越高。在16nm節點，半導體製造商引入了FinFET和多圖案技術，這些技術在減小特征尺寸的同時也大大增加了半導體工藝的複雜性。成本；到了7nm，EUV將再次開始引入，即使在5nm以下的節點，FinFET也不夠用，可能需要使用新一代的Gate-all-around器件，這將進一步增加成本。因此，目前的半導體新工藝隻有在出貨量足夠大的情況下才能收回其高成本。這就是為什麼隻有少數公司有能力和決心采用最新的半導體工藝。換句話說，在當前的7nm節點，特征尺寸繼續縮小的經濟驅動力已經較小。
另一方麵，即使性能提升也不像以前那麼強勁。過去，晶體管的特征尺寸每縮小一次，性能就會提高近50%。然而，現在特征尺寸縮小到7nm左右，性能提升所剩無幾。主要的改進主要來自於能效比的提升（每次減小晶體管的特征尺寸，仍能帶來40%左右的顯著能效提升）。
在這種情況下，是否通過進一步縮小晶體管的特征尺寸來繼續半導體產業的發展就成為一個問題。一個方向當然是繼續摩爾定律的道路，繼續縮小特征尺寸（即More Moore）、引入新的光刻技術、推出新器件等，例如三星就發布了Gate All-Around FET路線圖為3納米。但隨著業績和經濟的驅動力減弱，這條路能走多遠還很難說。另一個方向是通過縮小晶體管特征尺寸，使用其他路徑來取代摩爾定律的經濟和性能驅動因素，從而繼續半導體行業的發展。這樣的路線就是超越摩爾路線。
超過摩爾目前的主流模式之一是通過先進的封裝技術來實現的。首先，改變SoC單芯片變得更大、更複雜的傳統思維。在超越摩爾中，芯片被分為多個不同的模塊，每個模塊都使用合適的半導體工藝來實現（成為chiplet）。最後，使用先進的封裝技術將不同的小芯片集成到同一封裝中。 Marvell提出的Mochi架構是典型的超越摩爾思想。不同半導體工藝的芯片用於實現不同的模塊，如CPU、GPU、Modem、WiFi等。不同的芯片管芯使用標準高速接口進行通信，並封裝在同一封裝內。
在《超越摩爾》中，經濟的驅動因素來自於使用最合適的技術來實現不同的模塊。例如，使用成熟的28nm甚至65nm來實現模擬電路，使用最新的7nm來實現高性能數字邏輯，比使用最新的半導體工藝來實現所有模塊要便宜得多。在性能方麵，超越摩爾的動力來自於新架構。例如，先進封裝可以在處理器和內存之間提供比傳統解決方案（HBM 和HBM2）高得多的內存帶寬。內存帶寬的改進一方麵提高了係統性能，另一方麵也為新的計算機架構設計打開了大門。總而言之，在摩爾方向上，晶體管微縮是成本降低和性能提升的驅動力；在超越摩爾解決方案中，成本的降低來自於對芯片中的不同模塊采用最合適的工藝，而性能的提升則來自於新的電路設計。
摩爾以上先進封裝技術的傳統解決方案主要包括2.5D和3D。 2.5D 技術是指使用矽中介層上的互連線將多個芯片連接在一起。由於矽中介層上的互連線密度可以遠高於傳統PCB上的互連線密度，因此可以實現高性能互連。其典型技術有CoWoS、InFO以及台積電推出的Intel的EMIB。傳統的3DIC技術將多個芯片堆疊在一起，並使用TSV技術來互連不同的芯片。目前，3DIC主要應用於存儲芯片之間的堆疊架構和傳感器的堆疊，而2.5D技術已廣泛應用於各種高端芯片組中。另外，3D和2.5D並不是完全對立的。例如，在HBM存儲器中，3DIC用於集成多個存儲器塊，而2.5D技術用於集成存儲器和主芯片。
英特爾的3D堆疊技術：
不止摩爾的新進展
英特爾一直是先進封裝領域的領導者。之前的EMIB技術有其獨特的優勢，而Intel此次發布的Foveros架構則是3DIC的一大進步。
在Foveros架構中，芯片3D堆疊在矽載體上，並通過矽載體互連。 Foveros的進步在於它的矽載體從原來的無源矽載體變成了有源矽載體。在之前典型的2.5D封裝中，矽載體僅設置有用於芯片之間互連的互連線，因此是無源矽載體。在Foveros架構中，矽載體是有源的，即除了互連線（無源）之外，矽載體還包含有源電路。如果說傳統2.5D封裝中的矽載體隻是一個載體，那麼Foveros中的有源矽載體實際上就是一個真正的芯片，而且這次計算和存儲芯片都堆疊在一個真正的芯片上。芯片上，所以可以說是名副其實的3DIC。與2.5D封裝相比，使用Foveros的3D封裝大大提高了集成密度。同時，芯片與有源矽載體之間的IO帶寬有可能變得更大，從而實現更大的性能提升。
在2019年發布的Foveros芯片組中，英特爾計劃將采用10nm工藝的高性能計算芯片（P1274）堆疊在采用22nm工藝的有源矽載體SoC（P1222）上。目前尚不清楚22nm矽載體上到底有哪些模塊，但預計主要的IO接口（如DDR）電路將在這種有源矽載體上實現，因為IO電路不需要諸如為10nm，使用22nm。無論成本、良率還是混合電路設計難度，它都是最合適的。事實上，這也符合More Than Moore的精神，即用最合適的半導體工藝來實現相應的模塊，從而降低成本，成為半導體產業持續進化的經濟驅動力。英特爾在發布會上暗示，未來混合信號電路和存儲器可能會構建在這種有源矽載體上，這也給3DIC有源矽載體技術帶來了很大的想象空間。
事實上，Intel 12 月發布的Foveros 或多或少是對AMD 11 月發布的羅馬架構處理器的回應。 11月，AMD發布了羅馬架構處理器，同樣基於先進封裝。它由多個7nm Zen2處理器芯片和一個采用2.5D技術的14nm互連和IO芯片組成。每個7nm Zen2 芯片包含8 個核心，多個芯片裸片可以組合起來最多實現64 個核心，芯片裸片通過14nm 互連芯片進行通信。 AMD Rome和Intel Foveros在使用芯片芯片和先進封裝方麵的基本思路是相同的，但Intel Foveros采用3D封裝，而AMD Rome則采用2.5D。因此，英特爾在封裝技術上領先了一步。至於英特爾3D封裝帶來的性能提升，我們不妨拭目以待，看看其提升能否抵消AMD采用7nm領先半導體技術的優勢。從另一個角度來看，事實上，采用超越摩爾先進封裝技術已經成為半導體行業旗艦企業的共識。未來有望逐步從高端處理器芯片向更多芯片品類蔓延。
超越摩爾還能走多遠？
英特爾的Foveros是超越摩爾先進封裝技術的最新發展。它采用的3D堆疊技術相比之前的2.5D技術來說是一個很大的進步。然而，在2.5D轉為3D之後，超越摩爾的下一步將何去何從？在之前的摩爾定律時代，隻需減小特征尺寸即可；但在超越摩爾時代，如何才能繼續挖掘潛力，延續摩爾定律的輝煌？
我們認為，半導體行業采用超越摩爾的主要目的首先是為了提高性能，而不是為了提高集成度來降低成本。經過幾十年的發展，芯片產業早已成為一大批新技術的基石：移動通信、多媒體、人工智能、區塊鏈等對社會具有強大驅動力的技術都是基於高性能芯片。這些新技術應用中對提高芯片性能的需求遠遠大於降低芯片成本的需求。這就是為什麼去年AMD搶先使用7nm對Intel產生巨大影響的原因，因為新的7nm工藝意味著更強大的性能（而不是更低的成本）。事實上，英特爾此次推出Foveros的部分原因是希望其高性能10nm處理器能夠盡快量產。但僅核心邏輯電路部分采用10nm工藝，其他部分采用成熟的22nm工藝，整體芯片的提升會明顯。芯片組的良率將得到提高，從而使高性能芯片組盡快進入商用。簡而言之，先進半導體工藝的未來演變將主要來自於性能的提升而不是成本的降低。
那麼，超越摩爾的性能提升主要來自於哪裏呢？除了前麵提到的能夠利用最先進的半導體工藝減少芯片麵積來提高良率，從而加速新工藝芯片的推出，間接提升性能之外，更重要的性能提升空間來自於封裝的性能提升技術本身和新的芯片技術。該架構帶來的性能提升。
從先進封裝技術本身來看，其主要性能提升主要指更高的密度、支持更高頻率信號的互連線以及更複雜的堆疊模式。互連線路的改進帶來的最直觀的性能提升來自於芯片（包括處理器和內存）之間更高的通信帶寬。在先進封裝出現之前，芯片間通信的帶寬往往取決於PCB上走線的密度以及走線支持的信號頻率，這超出了PCB上的摩爾定律所能達到的範圍。 2000年第一代DDR推出時，接口頻率為100MHz。到2015年，未采用先進封裝的DDR4接口頻率為1200MHz。 15年間內存帶寬僅增長了12倍，遠小於處理器的性能提升速度。所以內存帶寬實際上已經成為係統性能的瓶頸，即所謂的“內存牆”。當基於先進封裝的HBM出現後，內存帶寬從DDR4時代的19.2GB/s提升到128GB/s，HBM2提升到256GB/s，可謂是質的提升。 HBM帶來的性能提升主要來自於先進的封裝和高質量的互連線。一方麵，布線密度大大提高。 DDR係列之前的接口寬度為64，而HBM則增加到了1024；
另一方麵，由於先進封裝走線對高頻信號的支持比傳統PCB好得多，因此未來有更大的潛力繼續提高芯片之間的通信速度，從而使“內存牆”問題不再存在。在堆疊模式方麵，我們看到Foveros從2.5D向3D演進，未來有望實現更多層次的堆疊。然而，開發新的堆疊工藝比先進封裝中布線密度的提高要困難得多。因此，未來幾年我們更希望看到的是利用先進的封裝技術帶來更方便、更靈活、更高速的芯片。之間的溝通。
除了先進封裝本身帶來的直接性能提升之外，莫爾未來對芯片的性能提升潛力還來自於新的處理器架構設計。事實上，學術界和工業界已經積累了大量關於新型處理器架構的研究。但由於標準CMOS工藝的種種考慮，其並未實現商業化。隨著超過摩爾先進封裝技術的到來，這些研究有望投入實際應用，從而成為半導體行業的重要驅動力。例如，眾核架構之前已經研究了很長時間，但是之前的技術在實現眾核架構時遇到了各種實際問題。如果在一顆芯片上集成多個核心，可能會導致芯片麵積過大，導致良率問題；如果很多核被封裝到不同的芯片中，芯片間通信的成本就會太大。現在隨著先進封裝技術的出現，眾核可以做成多個芯片顆粒，並且可以利用矽載體上的高速總線進行片間通信，從而充分發揮眾核的設計優勢建築學。
事實上，我們看到AMD Rome使用多個芯片芯片組成64核處理器，這就是一個印證。除了眾核芯片之外，各種新型存儲器也將受益於超越摩爾路線。新型存儲器，如MRAM、ReRAM等，可以提供高存儲密度和低訪問延遲。然而，由於它們需要特殊的工藝，因此很難使用最新的半導體工藝直接集成到SoC中。這就是為什麼過去新存儲器的商業化相對困難的原因。緩慢的原因之一。現在有了先進的封裝，就不用擔心工藝兼容性問題了。相反，SoC和存儲器可以製作成不同的芯片顆粒，然後使用矽載體連接在一起。這樣，同一封裝中的新內存就可以作為新的大容量緩存單元，從而提高處理器的性能。最後，超越摩爾與目前流行的異構計算結合也能取得不錯的效果：異構計算主張使用專門的計算處理單元來完成不同的計算，以實現高性能和高效率的計算，而超越摩爾的路線可以通過以下方式來實現：異構計算中采用的專用計算處理單元與相應技術的芯片芯片相結合，然後采用先進的封裝技術實現互連和封裝。這樣，通過像樂高積木一樣組合不同的專用處理模塊芯片顆粒，就可以快速高效地設計出高性能的專用芯片模塊。
綜上所述，結合先進封裝技術本身的技術改進、超越摩爾路線開辟的新架構設計以及異構計算的新設計理念和設計生態，我們預計處理器至少可以實現10倍以上的性能提升。未來的性能提升。而且，在超過摩爾時代，設計者在芯片性能的提升上的重要性大大增加，所以未來將是芯片設計的好時代。
