摘要：基於IP可複用設計方法，采用WISHBONE總線協議，將兩個成功開發的具有自主知識產權的THUMP核集成在一塊芯片上，實現片上多處理器（即“多處理器”）多處理器FPGA。開發重點是實現基於片上WISHBONE總線的緩存一致性協議。關鍵詞：WISHBONE總線、片上多處理器、緩存一致性、SOC IP。清華大學嵌入式微處理器芯片設計屬於國家重點863項目。 Single-chip' title='單片機'單片機多處理器設計是該項目的延伸。單片多處理器是提高處理器性能的有效途徑，具有低耦合、粗粒度並行的主要特點。清華大學成功研製出具有自主知識產權的MIPS 4Kc架構32位微處理器——THUMP107。該處理器具有核心性能高、麵積小、功耗低等優點。已經被砍掉了，非常適合作為單片多處理器的核心。這種單芯片多處理器設計在一個芯片上集成了兩個Thump107 內核。兩個核心處於完全平等的位置，實現進程級粗粒度並行。由於內核已經可用，因此開發的重點是緩存一致性的實現。該芯片采用基於內部總線寫更新監控的緩存一致性協議，具有控製邏輯簡單、擴展性好的特點。內部總線采用WISHBONE總線，適合片內係統通信，可配置性強。使用這種片上總線有效地解決了IP核可移植性和設計重用的問題[2]。 1 WISHBONE總線WISHBONE最早由Silicone公司提出，現在交給OpenCores組織維護。由於其開放性，它現在擁有許多用戶群體。尤其是一些免費的IP核，大部分采用WISHBONE標準。這種總線結構具有通用的接口規範，便於結構化設計，有效解決了IP核的可移植性和設計複用的問題。 WISHBONE總線為半導體內核提供了可配置的互連方式，使得各個內核能夠互連形成片上係統； WISHBONE總線兼容性強，提高設計的複用性； WISHBONE總線的接口獨立於半導體技術，其互連方式既可以支持FPGA器件，也可以支持ASIC器件； WISHBONE總線協議簡單易懂。 WISHBONE總線是一種具有主/從接口架構的總線技術。如果具有有效的仲裁機製，總線係統可以支持多個主/從接口； WISHBONE總線的可配置性主要體現在支持點對點、共享總線、數據流、crossbar式互連方式； WISHBONE總線協議包括一種易於使用、高可靠性、易於測試、所有總線事務可以在一個時鍾周期內協同同步' title='Clock Cycle'時鍾周期傳輸協議' title='傳輸協議'傳輸協議還包括標準時鍾周期的異步傳輸協議； WISHBONE總線的同步傳輸協議可以工作在很寬的時鍾頻率範圍內。這樣WISHBONE總線接口就可以與核心時鍾周期以及與不同目標設備同步，時序非常簡單。此外，WISHBONE總線還具有以下特點： 硬件邏輯接口簡單緊湊，需要的邏輯門較少； 支持流行的單字讀/寫、塊讀/寫、讀-修改-寫總線協議； 可調整總線和操作數位寬； 支持大端和小端兩種數據表示方式； 握手協議可以控製數據傳輸速率； 支持單周期數據傳輸； 從機接口部分地址譯碼； 根據係統需要，用戶可以自定義接口信號； 當係統包含多個MASTER接口時，用戶可以自定義總線仲裁方式和算法。
2 實現方案單片多處理器的每個核都有獨立的16KB指令緩存（ICache）和16KB數據緩存（DCache）；指令緩存和數據緩存均采用雙向組相聯映射方式；每個塊包含8個字；采用虛擬地址定位和物理地址比較的尋址方式；替換方法是LRU（最近最少使用替換）。指令緩存不涉及一致性問題，因此不再進一步解釋。數據緩存使用基於監聽總線的寫更新一致性協議Dragon[3]。協議狀態說明見表1。確定一致性協議後，單片多處理器數據緩存單元的總體設計如圖1所示。片內總線采用WISHBONE總線共享連接。每個核的數據緩存的控製單元包含WISHBONE總線的主接口（MASTER）和從接口（SLAVE）；數據總線為32位；地址總線是33位。最高位為兩個從接口的選擇位；片內總線采用預同步傳輸協議；仲裁方式為輪換式；片外總線接口與廣泛使用的工業標準SYSAD係統總線兼容。發生在UNCAHCE空間的讀寫操作直接訪問外部總線並與主存通信； CACHE 空間中發生的讀寫操作，過程如下： Read miss : 當某個核的數據緩存發生讀未命中時，本地主機接口通過片內數據緩存向遠程數據緩存發送讀請求總線，遠程從機接口通過片內總線響應請求。如果響應中包含單元數據，則從遠程數據緩存中傳輸一個數據塊'title='data block'數據塊（8個字）；如果沒有，則本地主接口結束片內總線周期並訪問外部總線，從主存儲器傳輸數據。 Write Missing 當：核心發生寫missing時，前半部分的操作與讀miss完全相同；隻不過如果丟失的單元是從遠程數據緩存傳輸的，由於使用基於寫更新的Dragon協議，直到發生寫丟失時片上總線塊才會完成。在傳輸事務之後，生成單字寫總線事務以更新遠程數據高速緩衝存儲器單元。讀取命中： 將不會生成任何總線事務。寫命中： 如果單元原始狀態為SC 或SM，則根據寫更新協議，本地主接口通過片內總線向遠程數據緩存發出寫請求，遠程從接口響應通過片上總線請求。如果響應包含單元數據，則通過單字寫總線事務更新遠程數據緩存單元；如果沒有，則片上總線周期結束。替換：實現回寫協議。隻有當被更換單元的狀態為SM或M時，才會通過外部總線更新主存儲器。在其他情況下，可以將其丟棄。注意，完成上述操作後，必須根據DRAGON協議更新本地和遠端DCahe單元的相關狀態。 3.總線事務時序分析。從上一部分的描述中可以發現，內部總線上可以發生三種類型的總線事務。 當讀取丟失時，發生塊傳輸總線事務；當SM 或SC 狀態寫入命中時，發生單字寫入總線事務；當寫丟失時，首先是塊傳輸總線事務，然後在本地寫操作完成後，單字寫總線事務更新遠程數據緩存單元。下麵是塊傳輸和單字寫總線周期的具體時序分析。下麵提到的具體信號含義可以參見參考文獻[1]。
塊傳輸時序： 主接口通過聲明CYC_O 申請總線使用權，同時給出STB_O、CTI_O（010）、WE_O？低級？雪和ADR_O；等待幾個時鍾周期後，如果遠程從接口給出ACK_I 信號輸出，同時給出的SHARE_I 信號為低電平（表明遠程數據緩存沒有需要的數據塊，SHARE_I 為自定義信號）。此時，主接口忽略DAT_I信號並在下一個時鍾周期取消CYC_O。結束片內總線周期的信號；如果在給出ACK_I信號的同時SHARE_I信號為高電平(表明遠程數據緩存中有需要的數據塊)，則接收到DAT_I上的數據。在接下來的7個時鍾周期內，ADR_O數據在每個時鍾周期內增加4，DAT_I上的數據根據地址相應變化。在數據傳輸的第7個時鍾周期，CTI_O變為111，告訴遠程從機接口這是最後一個傳輸時鍾周期，下一個時鍾周期將完成本次總線事務；主接口在最後一個時鍾周期取消CYC_O信號並結束片內總線周期。片內塊傳輸時序如圖2所示。單字寫總線周期：主接口通過聲明CYC_O來申請總線使用權，同時給出STB_O、CTI_O（111）、WE_O（高電平） 、ADR_O 和DAT_O；等待幾個時鍾周期後，如果遠程從接口給出ACK_I信號，並且同時給出的SHARE_I信號為低電平（表明遠程數據緩存沒有需要的數據塊），則主接口取消在下一個時鍾周期發出CYC_O信號，結束片內總線周期；如果在給出ACK_I信號的同時，SHARE_I信號為高（表明遠程數據緩存有需要的數據塊），表明從接口已經用DAT_O上的數據更新了相應的數據單元，並且CYC_O 信號在下一個時鍾周期被取消，結束片內總線周期。單字寫時序如圖3所示。 塊傳輸總線事務時序圖2、單字寫總線事務時序圖3 WAIT表示主接口正在等待總線仲裁和從接口的響應，這需要幾個時鍾周期，最快的情況下隻有一個時鍾周期。總線仲裁： 如果兩個數據緩存的主接口同時請求，則仲裁單元決定哪個主接口可以使用片內總線。仲裁的優先級算法是輪換法。對於數據緩存的主接口，聲明CYC_O申請總線後，如果ACK_I一直為低電平無效，但同時數據緩存的從接口的CYC_I信號有效，則表示主設備數據緩存接口未獲得總線使用權。主接口撤消CYC_O信號，數據緩存響應從接口的操作。操作完成後，主接口再次聲明CYC_O信號，請求總線；反之，如果數據緩存主接口的ACK_I信號為高電平有效，則表示已獲得總線的使用權。可以乘坐巴士。綜上所述，片內總線采用WISHBONE總線地址增量傳輸方式，與內核時鍾同步。一個塊（8個字）的內容最快可以在9個時鍾周期內從另一個數據緩存傳輸出來。遠程數據緩存的相關單元在2個時鍾周期更新；數據緩存實現了回寫和寫更新機製，減少了對外部總線的寫操作頻率。該結構是可擴展的。隻要擴展片上WISHBONE總線地址線的位數（用於選擇多個從機接口），就可以在不改變協議的情況下在芯片上集成多個內核。這種架構運行兩個程序耦合度低，性能最好。該方案采用WISHBONE總線，基於監聽總線的寫更新一致性協議將兩個IP核集成在一塊芯片上，實現單芯片多處理器結構FPGA。該架構采用開放的片上總線標準，具有通用的主從接口規範，實現IP核可移植性，具有設計可重用性的優點。
參考文獻1 李一成，周祖成，陳尚鬆 SoC片上總線技術研究。半導體技術，20003；28(2)2 David E. Culler、Jaswinder Pal Singh、Anoop Gupta。並行計算機體係結構一種硬件/軟件方法。北京：機械工業出版社，1999
