芯片設計麵臨日益複雜化，低功耗' title='低功耗'低功耗設計需求無處不在，混合信號占比' title='Mixed-signal'混合信號產品在增加。挑戰。 EDA（電子設計自動化）工具也在進行有針對性的創新，以滿足芯片設計工程師的需求。 3C（通信、計算機和消費電子）產品是當前市場增長的主要推動力，而這些產品具有集成多功能、低功耗、生命周期短、體積小等特點，這對市場提出了要求。對於此類產品中的芯片。新主題增加了芯片設計的複雜性。根據摩爾定律，芯片公司正在轉向更小的技術節點，即設計65nm甚至45nm的產品。這些新設計的複雜性主要體現在以下幾個方麵：設計規模極其龐大，擁有數千萬個門和數百個IP（半導體知識產權）宏模塊；在物理設計方麵，大多采用分層物理設計流程' title='設計流程' 設計流程包括多個環節，如RTL（寄存器傳輸層）和物理實現感知綜合、可測試設計（DFT） ）、時鍾樹綜合、電網設計和布線、信號完整性分析、功耗分析和設計收斂，這些過程非常耗時。僅生成布局規劃及其相應的物理實施就很容易花費大約一個月的時間。相反，為了滿足市場的要求，設計周期不但沒有增加，反而迅速縮短。例如，在20世紀90年代，平均IC（集成電路）設計周期為兩年；往年，平均周期縮短為一年；但現階段，設計周期僅為6個月。因此，IC設計公司也麵臨著上市時間的壓力。一旦設計延遲，產品很可能會失去良好的市場機會。為此，當前先進的EDA工具必須具備幾大功能：一方麵，必須提供大容量、高性能的數字集成設計能力，以完成更先進產品的設計；另一方麵，他們需要實現麵向測試的設計，具有可預測性並提供可實現性的早期反饋。而低功耗設計' title='低功耗設計' 低功耗設計也是業界的熱門話題。實現優化的低功耗設計需要在設計過程的不同階段進行權衡。時序與功耗以及麵積與功耗之間的權衡就是一個典型的例子。成功的功耗敏感設計要求工程師能夠準確、高效地做出這些決策。為了實現這一目標，設計人員需要能夠使用正確的低功耗分析和優化引擎。這些功能需要集成在整個RTL（寄存器傳輸層）到GDSI（物理層布局）的流程中，並且必須貫穿整個流程。 EDA工具廠商也在這方麵不斷發力。此外，混合信號芯片的比例正在增加。相關市場研究公司預測，在65nm芯片設計中，大約50%的設計工作是混合信號設計' title='Mixed Signal Design'混合信號設計。這樣，如何打破模擬設計流程與數字工作原有的完全隔離，提供將模擬與數字信號設計緊密結合的EDA工具，將成為EDA廠商不斷創新和改進的目標。 Cadence設計係統亞太區總裁居龍表示，低功耗流程設計可以降低五功耗設計的複雜性、上市時間和成本壓力。 EDA 工具需要提供大批量、高性能的數字集成設計能力和高度的可預測性。可靠性驗證。
一方麵，這可以幫助客戶實現更先進產品的設計，另一方麵，可以避免產品設計中的製造風險，縮短產品上市時間。如果沒有EDA工具的幫助，設計公司將很難創建低功耗產品。采用低功耗工藝設計，產品可降低至少50%的功耗。三年前，我們總結了低功耗的實踐，正式形成了一套理論。我們整合了自己工具的各個方麵，形成了一整套低功耗技術。同時我們也和產業鏈、設計鏈的公司合作，跟這些公司溝通整個低功耗的方法，比如IP公司ARM、代工廠中芯國際，我們和他們保持密切的合作。我們聯合業界夥伴共同解決低功耗問題。這是一個工業化的模式。低功耗意味著改變我們整個工具的結構，而不是簡單地添加一個項目。簡單地添加一個項目可能會改變時間並影響其功能。因此，芯片功能、時序、功耗三個方麵必須綜合考慮。而且，功耗不僅是後端物理實現時考慮的，前端做功能設計、結構設計、邏輯設計時也要考慮。我們起步比較早，目前在一些比較先進的低功耗芯片市場上占有非常高的份額。大家都用Cadence的產品來做一些更先進的低功耗芯片。我們的工具之所以能做到低功耗，是因為在做邏輯設計和物理設計的時候，工具裏就已經設計好了低功耗的功能。邏輯集成、數據路由、仿真等都具有低功耗的特點。在內部，這是一種趨勢。我們在3年前推出了CPF（Common Power Format）最早的版本。 CPF 是一種方法，我們將其應用到我們的工具中。 Cadence Encounter最新數字IC設計平台7.1版本在Encounter 6.2版本的基礎上增加了許多業界領先的功能，將客戶從複雜設計的煩惱中解放出來，讓他們專注於自己的核心競爭力————設計創新。此外，Cadence Design Systems最近宣布推出C-to-Silicon Compiler（編譯器），這是一款高端綜合產品，可以讓設計人員在創建和重用係統級芯片IP的過程中將生產力提高10倍。這一重要的新功能對於為消費電子、無線和有線網絡市場開發新型SoC（片上係統）和係統級IP 的公司尤其有價值。通過與合作夥伴一起開發相關產品，已經證明C-to-SiliconCompiler可以提高設計質量並縮短設計時間。鑒於半導體工藝技術的不斷提高，Cadence的新工具也可以適應32nm設計，但對布線等後續項目的要求不同，需要與Cadence的後續工具相結合。同時，為了保證最佳性能，這個新工具最好與其他Cadence工具結合使用，因為Cadence已經過全麵優化。如果與其他公司工具結合使用，可能需要更多時間來優化。岩碼高級工程師邵先平成為設計團隊麵臨的一大挑戰。實現優化的低功耗設計需要在設計過程的不同階段進行權衡，而成功的電源設計需要工程師準確高效地進行權衡。為了實現這一目標，設計人員需要能夠使用正確的低功耗分析和優化引擎。這些功能需要在整個RTL 到GDSII 流程以及整個流程中進行集成。
在設計流程中，所有電動工具彼此完全集成，並與其他分析和實現引擎完全集成，以實現多目標並行優化。如果由於缺乏集成設計環境而無法解決其中任何一個相互關係，您將在激烈的市場競爭中被競爭對手的低功耗設計擊敗。目前，模擬設計流程及其團隊與數字工作完全隔離。模擬集成電路仍然大部分是定製的，需要艱苦的手繪草圖。在傳統的混合信號設計過程中，芯片精加工需要人工幹預，這是一項非常耗時的工作，這對於混合信號設計來說是一個非常大的挑戰。在真正的混合信號環境中，所有模擬/數字設計和驗證引擎都應使用統一的數據庫。為了滿足當今高端混合信號設計的要求，顯然這樣的解決方案必須具有極高的容量和性能，例如在1分鍾或更短的時間內加載整個數據庫，刷新所有模擬和數字層秒等。在全芯片層麵，設計環境必須支持芯片完成階段的自動全局布線；此外，係統必須支持全芯片混合信號提取和仿真。對於65nm和45nm集成電路設計，設計規模極其龐大，有數千萬個門和數百個IP宏模塊。就物理設計而言，大多數采用分層物理設計流程，這往往需要對物理實現中的大部分任務進行重新擴展。它們需要數周的時間，並且整個設計的重新擴展並不罕見，事實上經常發生的事情涉及從頭開始創建一個全新的平麵圖。工藝可變性、光刻、製造和良率問題是65 納米和45 納米設計複雜性的另一個方麵。工藝中的一係列化學機械拋光步驟導致整個晶圓表麵和晶粒表麵的厚度發生變化，光刻效應成為製造變異性的最大貢獻者。所有這些影響的結果是時序、噪聲、功率損耗和良率偏差。
